2
голосов
1ответов
644 просмотров

TAP (Test Anything Protocol) module for Verilog or SystemVerilog

Is there a TAP (Test Anything Protocol) implementation for Verilog? It would be nice because then I could use prove to check my results automatically. Update: 10/9/09: It was asked why not use assertions. Partly TAP gives me some good reporting such as number of files and number of tests. It ...

1
голосов
3ответов
1791 просмотров

finding all dependencies in a verilog compile

I'm trying to cheaply and accurately predict all the SystemVerilog dependencies for a build flow. It is ok to over-predict the dependencies and find a few Verilog files that aren't sv dependencies, but I don't want to miss any dependencies. Do I actually have to parse the Verilog in order to det...

6
голосов
2ответов
3801 просмотров

Экспорт задач в 'C с использованием DPI

У меня есть тестовый стенд на основе Verilog, подключенный к источнику C с использованием DPI. Теперь, используя DPI, я планирую написать всю свою прошивку. Для этого мне нужны 3 вещи Зарегистрируйтесь, прочтите Зарегистрироваться Написать Обработчик прерывания Насколько я понимаю, чтени...

7
голосов
2ответов
4707 просмотров

почему я должен использовать распакованные векторы в System Verilog?

Продолжение вопрос о разнице между упакованными и неупакованными векторами в SV, зачем мне вообще использовать распакованные векторы? Упакованные векторы обладают следующими преимуществами, которых нет у неупакованных векторов: С ними можно выполнять побитовые операции. Вы можете выполн...

28
голосов
5ответов
72032 просмотров

упакованные и распакованные векторы в системе Verilog

Глядя на код, который я поддерживаю в System Verilog, я вижу некоторые сигналы, которые определены следующим образом: node [range_hi:range_lo]x; и другие, которые определены следующим образом: node y[range_hi:range_lo]; Я понимаю, что x определяется как упакованный, а y - как распа...